欢迎来到 BuildFPGA 🚀
让 FPGA 开发像搭积木一样简单。
关于 BuildFPGA
BuildFPGA 是一个专注于 FPGA 与 Verilog 开发的技术平台。
这里将持续分享：
FPGA 学习路线
Verilog 模块设计
项目实战经验
常用 IP 核
ZYNQ 开发
Linux 驱动
高速接口设计
AI + FPGA 相关内容
希望可以帮助更多开发者快速完成从入门到实战的成长。
为什么创建 BuildFPGA？
在学习 FPGA 的过程中，我发现很多内容：
资料零散
重复造轮子
入门门槛高
缺少项目实践
于是我开始思考：
能不能像“搭积木”一样开发 FPGA？
BuildFPGA 就是在这样的想法下诞生的。
未来这里会逐步沉淀：
模块库
项目库
学习路线
社区交流
开源分享
一段 Verilog 测试代码
VERILOG
module led_blink(
input wire sys_clk,
input wire sys_rst_n,
output reg led
);
reg [31:0] cnt;
always @(posedge sys_clk or negedge sys_rst_n) begin
if(!sys_rst_n) begin
cnt <= 32'd0;
led <= 1'b0;
end
else if(cnt == 32'd49_999_999) begin
cnt <= 32'd0;
led <= ~led;
end
else begin
cnt <= cnt + 1'b1;
end
end
endmodule
本文是原创文章，采用 CC BY-NC-SA 4.0 协议，完整转载请注明来自 FPGA积木哥
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